四層電路板設(shè)計(jì)服務(wù)為先「多圖」

高速PCB設(shè)計(jì)部分基礎(chǔ)常識(shí)

1、如何選擇板材？選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問(wèn)題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)（DK）和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。2、如何避免信號(hào)干擾？避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。3、在高速PCB設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題？信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

在學(xué)習(xí)電路設(shè)計(jì)的時(shí)候，不知道你是否有這樣的困擾：明明自己學(xué)了很多硬件電路理論，也做過(guò)了一些基礎(chǔ)操作實(shí)踐，但還是無(wú)法設(shè)計(jì)出自己理想的電路。

歸根結(jié)底，我們?nèi)鄙俚氖怯布娐吩O(shè)計(jì)的思路，以及項(xiàng)目實(shí)戰(zhàn)經(jīng)驗(yàn)。

選擇設(shè)計(jì)工具

Protel，也就是Altium（現(xiàn)在入門(mén)的童鞋大多用AD）。容易上手，網(wǎng)上的學(xué)習(xí)教程資料也很全1面，在國(guó)內(nèi)也比較流行，應(yīng)付一般的工作已經(jīng)足夠，適合初入門(mén)的設(shè)計(jì)者使用。高1級(jí)點(diǎn)的還有PADS和Cadence。

電路的可靠性設(shè)計(jì)

①電路基本通用設(shè)計(jì)要求:主要指電路的防反接、上電涌流抑制、過(guò)流保護(hù)、上電復(fù)位、看門(mén)狗等基本的電路設(shè)計(jì)要求。

②熱設(shè)計(jì):熱應(yīng)力是導(dǎo)致電子產(chǎn)品失效的較為常見(jiàn)因素，電子器件的工作溫度是影響產(chǎn)品壽命和可靠性的關(guān)鍵因素，在減小功率損耗的基礎(chǔ)_上，必須合理通過(guò)熱的傳導(dǎo)、輻射和對(duì)流設(shè)計(jì)降低其工作溫度。

③電磁兼容設(shè)計(jì):提高電路的抗擾度水平可提高電子產(chǎn)品在復(fù)雜電磁環(huán)境中的可靠性，主要包括靜電、浪涌、快速瞬變脈沖群、電壓中斷跌落和變化、傳導(dǎo)抗擾度、輻射抗擾度、工頻磁場(chǎng)抗擾度等。需要在設(shè)計(jì)階段從電路結(jié)構(gòu)和參數(shù)、器件選擇、電路板設(shè)計(jì)以及軟件等多個(gè)方面著手，并通過(guò)對(duì)樣機(jī)的電磁兼容測(cè)試檢驗(yàn)。

④安規(guī)設(shè)計(jì):電子電氣產(chǎn)品的安規(guī)設(shè)計(jì)主要包括安全間隙和爬電距離、絕緣耐壓、接地、防電1擊、防燃防爆、防電磁輻射等，對(duì)電子元器件的選擇和電路設(shè)計(jì)有較為成熟的參考和標(biāo)準(zhǔn)要求。

⑤可制造性設(shè)計(jì):根據(jù)現(xiàn)有的生產(chǎn)工藝條件關(guān)注產(chǎn)品的可制造性設(shè)計(jì)可有效避免產(chǎn)品在生產(chǎn)、測(cè)試過(guò)程中受到損傷，降低質(zhì)量隱患，在PCB設(shè)計(jì)過(guò)程中遵循可制造性的規(guī)則，PCB設(shè)計(jì)完成后還可通過(guò)相關(guān)軟件工具進(jìn)行DFM檢查，生成報(bào)告并優(yōu)化修改。

⑥結(jié)構(gòu)和防護(hù)設(shè)計(jì):主要指電路板的安裝結(jié)構(gòu)和防護(hù)，需要避免機(jī)械應(yīng)力對(duì)電路板和元器件的指?jìng)?，防水防塵等級(jí)以及電路板的三防設(shè)計(jì)。

高速PCB設(shè)計(jì)--并聯(lián)終端匹配

在信號(hào)源端阻抗很小的情況下，通過(guò)增加并聯(lián)電阻使負(fù)載端輸入阻抗與傳輸線的特征阻抗相匹配，達(dá)到消除負(fù)載端反射的目的。實(shí)現(xiàn)形式分為單電阻和雙電阻兩種形式。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對(duì)單電阻形式來(lái)說(shuō)，負(fù)載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等；對(duì)雙電阻形式來(lái)說(shuō)，每個(gè)并聯(lián)電阻值為傳輸線特征阻抗的兩倍。

并聯(lián)終端匹配優(yōu)點(diǎn)是簡(jiǎn)單易行，顯而易見(jiàn)的缺點(diǎn)是會(huì)帶來(lái)直流功耗：?jiǎn)坞娮璺绞降闹绷鞴呐c信號(hào)的占空比緊密相關(guān)；雙電阻方式則無(wú)論信號(hào)是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。

常見(jiàn)應(yīng)用：以高速信號(hào)應(yīng)用較多。

（1）DDR、DDR2等SSTL驅(qū)動(dòng)器。采用單電阻形式，并聯(lián)到VTT（一般為IOVDD的一半）。其中DDR2數(shù)據(jù)信號(hào)的并聯(lián)匹配電阻是內(nèi)置在芯片中的。

（2）TMDS等高速串行數(shù)據(jù)接口。采用單電阻形式，在接收設(shè)備端并聯(lián)到IOVDD，單端阻抗為50歐姆（差分對(duì)間為100歐姆)。